nv_small FPGA Mapping Workflow - Max's Blog

[VVViy]

https://vvviy.github.io/2018/09/12/nv_small-FPGA-Mapping-Workflow-I/

Keep self busy.

[VVViy]

Comment Test

[honorpeter]

谢谢，厉害!

[VVViy]

@peterzh2018
谢谢，厉害!

🤝

兄弟在哪里工作？有没有qq可以加上，建议建个群大家一起讨论，我的qq号是348277646，能加下吗，谢谢

[VVViy]

@peterzh2018888
兄弟在哪里工作？有没有qq可以加上，建议建个群大家一起讨论，我的qq号是348277646，能加下吗，谢谢

不好意思啊，周末在家不google，qq已加。

确实没考虑过建群，因为对于工程实现，肯定还是官网issue的参与度更高，而对于源码分析，这是个体力活，愿意分享且真正能讨论出东西的人并不容易遇见，所以没考虑过，另外，也是因为手头一直比较忙碌。

再按

@VVViy
Step 2: Create RTL Project (Win10) 3.关闭clock gating，原设计对RAM存储op使用了大量clock gating以降低功耗，但与processor，ASIC不同，FPGA的时钟树是设计好的，clock buf资源有限，若不关闭gating，可能产生很大skew(之前因为部分gating未关闭，测试一直不过). 使用到的clock gating开关宏包括以下4个，有4种设置方式：i）在vivado的Project Settings->General->Verilog options->Defines中添加宏名称和值
请问：宏值是多少，是写0还是1
IP生成以后添加到应用的BD工程，这些宏定义是不是在新的工程里还需要再按同样方法进行设置？

[VVViy]

@peterzh2018888
再按

@VVViy
Step 2: Create RTL Project (Win10) 3.关闭clock gating，原设计对RAM存储op使用了大量clock gating以降低功耗，但与processor，ASIC不同，FPGA的时钟树是设计好的，clock buf资源有限，若不关闭gating，可能产生很大skew(之前因为部分gating未关闭，测试一直不过). 使用到的clock gating开关宏包括以下4个，有4种设置方式：i）在vivado的Project Settings->General->Verilog options->Defines中添加宏名称和值
请问：宏值是多少，是写0还是1
IP生成以后添加到应用的BD工程，这些宏定义是不是在新的工程里还需要再按同样方法进行设置？

最稳妥的方式是最后一种的笨方法，前三种是别人测试过，我没测过；
宏值？加不加都无所谓；
不是，是在package ip前做，在BD里不需要。

您原来的工作内容是？

[VVViy]

@peterzh2018

@peterzh2018888
再按
@VVViy
Step 2: Create RTL Project (Win10) 3.关闭clock gating，原设计对RAM存储op使用了大量clock gating以降低功耗，但与processor，ASIC不同，FPGA的时钟树是设计好的，clock buf资源有限，若不关闭gating，可能产生很大skew(之前因为部分gating未关闭，测试一直不过). 使用到的clock gating开关宏包括以下4个，有4种设置方式：i）在vivado的Project Settings->General->Verilog options->Defines中添加宏名称和值
请问：宏值是多少，是写0还是1
IP生成以后添加到应用的BD工程，这些宏定义是不是在新的工程里还需要再按同样方法进行设置？

最稳妥的方式是最后一种的笨方法，前三种是别人测试过，我没测过；
宏值？加不加都无所谓；
不是，是在package ip前做，在BD里不需要。

您原来的工作内容是？

确实是第三种比较可靠，前几种好像Pakage IP 时警告说不能保持那个头文件的global属性。

好的。

我以前是做电路设计的。

还有个问题想问下您，我是按照您写的把CSB 总线 APB 和DBB 总线 AXI在一个IP里了，这样在设备树PL。stsi里只能看到一个IP的interruput，地址啥的就是APB的，这样是不是没法用nvdla的AXI口或其中断了？

电路设计？板级还是片级？是前端吗？
上面博客中的最后一副图已经描述了AXI, APB, INTR接口的连接了，你问的内容是device tree中node的相关属性，一句两句解释不清，你要真想了解就去找我写的另一篇博客和相关参考资料吧。

[VVViy]

不必客气，老师不敢当，只是从导师那里学了些皮毛，架构设计的路还很长。

@VVViy
您是博士?哪个学校的?现在还没毕业吗？

[VVViy]

@peterzh2018888
@VVViy
您是博士?哪个学校的?现在还没毕业吗？

嗯，北理17年毕业的。

[honorpeter]

@peterzh2018888
@VVViy
您是博士?哪个学校的?现在还没毕业吗？

嗯，北理17年毕业的。

@VVViy Thank you very much ,I had succeed with you kind help. Test all had passed include NN.
By the way， there is an issuse nvdla/hw#183 (comment)
Whether it needs to be handled？

[VVViy]

@honorpeter

@peterzh2018888
@VVViy
您是博士?哪个学校的?现在还没毕业吗？

嗯，北理17年毕业的。

@VVViy Thank you very much ,I had succeed with you kind help. Test all had passed include NN.
By the way， there is an issuse nvdla/hw#183 (comment)
Whether it needs to be handled？

Actually, if VLIB_BYPASS_POWER_CG macro is well defined, then gating clock “nvdla_core_gated_clk” will be switched off. As such, "nvdla_core_ng_clk" equal to "nvdla_core_clk" signal. u can trace NV_NVDLA_cdma.v, NV_NVDLA_CDMA_wt.v, NV_NVDLA_CDMA_slcg.v, and NV_CLK_gate_power.v to check.

BTW, a little advice, more patience and attenion u have, more interesting thing u will get.
Good luck!